🔧 芯片搭建
📝 Verilog 设计
数字电路实验室 Digital Circuit Lab
▶ 运行
⏭ 单步
🔄 复位
💾 保存
📂 加载
⬇ 导出
⬆ 导入
📋 示例电路…
半加器(与+异或)
RS 触发器(与非门)
D 触发器
4位计数器 + 数码管
JK 二分频器
Y=A'B'C+AB'C'(138实现)
全减器(138+20)
奇偶判断(异或)
数码管显示控制(S门控)
病房呼叫(148优先编码)
12进制计数器(161反馈)
0-59秒表(160级联)
LFSR反馈移位(194+异或)
循环移位跑马灯(194)
🗑 清空
速度
120 步/秒
t=0
✕
📈 波形视图
自动记录:CLK / 开关 / 探针 / 时序芯片输出(拖上方分隔条可调高度)
⏱ 时钟频率设置
半周期步数
步
取消
确定