🔧 芯片搭建 📝 Verilog 设计 数字电路实验室 Digital Circuit Lab

📋 Verilog 示例模板… 仿真时长 ns ▶ 编译运行 🔧 综合检查 📦 生成比特流 ⏭ 单步 🔁 播放波形 🔧 综合检查 = 验证代码能否综合成真实硬件（Yosys） 提示：多位输入默认自动计数；rst 用「按钮」；时钟自动方波；仿真完成波形自动播放